Verilog
Verilog, standardisert som IEEE 1364, er et maskinvarebeskrivende språk (HDL) som brukes til å modellere elektroniske systemer. Det brukes vanligvis i design og verifikasjon av digitale kretser på register-overførings nivået av abstraksjon. Det brukes også til verifikasjon av analoge kretser og integrerte kretser med blandede signaler, så vel som i design av genetiske kretser.[1] I 2009 ble standarden Verilog (IEEE 1364-2005) innlemmet i standarden SystemVerilog, og omvandlet til IEEE Standard 1800-2009. Siden da, er Verilog offisielt en del av språket SystemVerilog. Den nåværende versjonen er standarden IEEE 1800-2017.[2]
Referanser rediger
- ^ «Genetic circuit design automation». Science. 352 (6281): aac7341. 2016. PMID 27034378. doi:10.1126/science.aac7341.
- ^ 1800-2vhhu017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language
Denne artikkelen er en spire. Du kan hjelpe Wikipedia ved å utvide den.